FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

; p* [; g+ ?) d7 B6 M邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
' `" l/ c9 \1 V* }: f+ c& O: i3 }还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; D% a; {9 h0 D" @- H

水瓶

+ W' `( a! B& p: A" {/ R* m

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   $ D% X  A. I, V3 C0 h6 X1 y5 v' L" h2 g) O
2. module emif_test
   
3. (     
   
4.    input clk,
   , W+ m0 U; _$ y2 j  o7 I1 u; q* v7 R
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
     q* ?% y9 |* l
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   ( P, K7 H' s9 ~" ~
10.         inout    emifa_wait1,            
    ! g: e5 ^2 X; R" B$ t+ A
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    + ^: R2 o' z% v' \. i
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    2 e( x! s- p/ D6 R
16. /****************EMIF Interface****************/        
    6 i1 V) |: O: [9 o/ j" Z8 a0 h* x5 x# f
17. //信号声明
    
18. wire emif_clk;
    & s* C7 n. a5 Y) k
19. reg emifa_cs2_reg;      
    " W/ f9 P8 }" C! A7 C1 z
20. reg emifa_rnw_reg;     
    . p1 I) B9 d2 W5 k' z% p
21. reg emifa_oe_n_reg;   
    6 H# V2 q! M& T# I7 x6 Z, m$ c
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    5 L. Y2 |( K& N' q0 @
26. reg [13:0] emifa_addr_reg;      
    1 a2 |& `  \. i. |* a# s/ [
27. reg [15:0] emifa_data_reg;
    8 [3 b/ M8 H- I. R2 H9 P+ {; Q
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    ) ~- n; [# E9 Y3 ^; b' N% S: f' d
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    . A; V7 L, _/ ?: D+ C
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    : U, t7 V2 I7 u  u. X0 v- z" G
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    + |" V* Z5 |" L0 D
44. assign emifa_data = dpram_douta;
    
45. 
    ; e/ A. [  F+ R: D1 B
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    0 r9 ^8 X* _$ ~
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    1 L: v  Z7 j1 Z8 w2 q: d( j
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    5 s; o( u5 Y! ], f3 l
55. reg  [15:0]dpram_dinb;
    7 N) P( f) I% A, _, {( ]8 T
56. wire [15:0]dpram_doutb;
    
57.    
    . a6 Q5 L2 q' [) H9 J2 X& V% D+ G
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    " E" }, d9 C. d. E) y3 w
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    1 f, m9 E7 _% a1 t3 [0 `
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    ' ]/ K) X, U0 V
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    # o; k( [1 V7 V* R3 w& z
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    * y3 E- t0 V' W+ q8 a
77. assign dpram_web = 1'b1;
    
78. 
    : z& _2 h; p+ A* L- G
79. always@( clk )
    # L1 n  ]4 P/ H  @9 I4 g: v
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    9 T+ K, z/ F" B5 s
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
. o9 @+ F5 L; V! c+ V; ?这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
( g3 u, L9 Z( b1 j然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

- g5 C+ }! x/ E7 J5 C7 P- U0 x* }

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
8 O% b" z+ d6 [3 j9 ?) p  [ ...

6 i1 J% l3 \1 [+ s$ I- c2 O我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
- Z8 L* F7 O; f( w                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# x8 s$ i* j3 ~+ Z  a" N ...

- j, T7 y6 e9 x. c还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？