FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

' u  D; f# X" v4 M' p邮箱：604285180@qq.com
2 G- F0 E4 w$ f+ y5 n  p

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
/ v. @6 M. T2 {- H' d还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

$ j/ v+ r' E$ y3 Y' W% HFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
& p& O$ P4 @/ S% {. D' S: |& R5 E

水瓶

& b. i+ f2 i. r/ M0 h* d

Lewis 发表于 2015-4-17 10:10
. N# z# V/ Y, I6 SEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
, }$ O/ J+ R7 Z3 H+ M* G8 O ...

1. `timescale 1ns / 1ps
   $ O% H4 ?' Q& z; q: J$ d# P$ f7 D- R
2. module emif_test
   * d% @  `/ m+ |8 L
3. (     
   5 t  v& O: L  L+ Q6 Y& ]1 @* d
4.    input clk,
   ! a7 E8 u+ M7 s" G
5.         input    emifa_clk,    // 时钟                        
   # ]. `- u! o& Z  ?, h
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   0 j) W" ^6 V1 O0 D) t
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   1 s9 c( z8 m, t  E
9.         inout    emifa_wait0,    //等待输入引脚      
   , O+ _3 |$ k5 {
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    + T0 V; d0 ]# N" [
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    9 H6 ^8 v: K# R; }8 X
15.         
    6 n( w5 A2 f# }8 |% U5 J
16. /****************EMIF Interface****************/        
    . T( ]# r* x, M2 h  H; m
17. //信号声明
    
18. wire emif_clk;
    2 i$ e, B1 n- A/ Y2 \: y$ F
19. reg emifa_cs2_reg;      
    * W" Q& W1 R+ \2 ?2 p
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    ( a4 _$ ]  s, G! ?$ \
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    ' E" |! A9 i8 J: V7 u, r, z! v
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    ; C. g  `& ]9 Z6 N
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    1 {1 \, ~/ s& W# z0 e, S( o
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ( l$ v. O8 [+ `, ^! M/ h
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    + @; }0 M! W; d. [3 b
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    & c7 {: q6 ?; v) g; {, D4 F
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    5 G4 ]3 C7 O& b' P' d$ c
44. assign emifa_data = dpram_douta;
    7 u) B0 E/ a2 Z+ c4 }& u& H
45. 
    0 ?' l6 J/ v( ]
46. /****************Dual Port RAM****************/
    ! b# T; Q3 s7 U- A0 X! @
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    . q0 b$ G5 ~5 ]; I
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    7 ~  {# C* k, T& z- Q! z( y
57.    
    0 c" n- ?% G0 R' l
58. //元件例化
    . F0 `# r0 x9 v2 g; T: `$ x: c
59. dpram dpram_unit(
    0 v! G  Q& O) d+ H
60.   .clka(emif_clk), // input clka
    3 q+ C# t6 z" ?
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
      ~" e5 t' {8 V) x0 p" ]+ u
63.   .dina(dpram_dina), // input [15 : 0] dina
    * ?# k) s/ i# V8 x' m7 O" e, A
64.   .douta(dpram_douta), // output [15 : 0] douta
    $ O) P' s+ ]1 ?* e5 i1 P; T
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
      r4 Y  H6 d* s( R7 k
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    , l. m- g' H% h2 J5 c) U# r
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    ; e3 q) u; w5 T7 N6 `
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    1 G5 Q4 J, T) m4 C1 }' {  X
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    1 z% k' D' c3 i- U
80. begin
    % g: @3 }: O9 c/ \7 Q( \+ W& |
81.         dpram_addrb  <= 100;
    & a) C+ Q0 {3 H& N. z7 C
82.         dpram_dinb   <= 16'd2048;
    . W' q# T+ p4 v7 @8 ?- X# F: a6 ^
83. end
    
84. 
    
85. endmodule
    " {7 P$ R( ?+ L8 @1 L$ g
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
+ a" d. |8 k' p. q( s6 l代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
( {. j. {( c" R% e. N ...

( b0 A7 O6 d1 d* D+ k: R( V我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 k# b7 {% O: v$ w9 a" K  T ...

6 `, q$ |! e' d1 L- l还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？