FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

) O1 k' G5 u1 `# j9 _0 x邮箱：604285180@qq.com
2 J& b  `2 F9 \

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
. O# T% X9 }$ W( y还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
: M9 p$ ?( ?' mEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   + d  b8 M7 b8 Q; |
2. module emif_test
   
3. (     
   , J- Y$ X2 V) ?# `9 _. B; ]
4.    input clk,
   + J* s/ b0 `4 U% h4 f+ z
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   ) y9 d6 g# c" u' R2 i: P: o' r
10.         inout    emifa_wait1,            
    & Y7 d$ e2 T0 p
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ) p7 a' A, T, H9 |, i
13.         output    [15:0]emifa_data   // EMIF 数据总线
    ! O! @4 R( n3 Q- j( n) H& k) W" y
14. );
    
15.         
    / l! |& q; v+ L' i
16. /****************EMIF Interface****************/        
    9 V& Q/ O0 J; S- v+ {
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    & Z1 f/ d; C! F* M
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    0 {5 M- b' x6 u$ W8 k
29. //元件例化
    7 D3 E1 B! z0 H3 S. _5 c
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    2 }2 q4 ~+ J. m! Q- _( e! J6 `+ d
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ' [( i5 M7 H% z1 z" `3 e
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    $ P5 G& ^6 _3 X, |+ f. i
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    8 e. ?" s# r  ^) S' w" L
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    * \6 v( r! y) V0 }/ k
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    6 Z3 L0 [) s9 _  Y
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    - Z" o  Q5 |% ]1 ]9 K2 t: |; B& A3 t
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    % M- D7 V5 s2 o
51. wire [15:0]dpram_douta;           
    6 p/ j' J, {! J9 R
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    / H7 w" J. F  b
54. wire  dpram_web;
    1 ]' a( v- p; B1 @$ U2 n6 {; e
55. reg  [15:0]dpram_dinb;
    & ?! p& S' A0 K8 x! u
56. wire [15:0]dpram_doutb;
    - F" y4 g( b# E! p  t8 f& a
57.    
    
58. //元件例化
    * {/ f! d0 }3 G# D9 |: z
59. dpram dpram_unit(
    8 r  [. m8 y& Y. e+ I" _9 t
60.   .clka(emif_clk), // input clka
    1 S* y( O+ n6 n7 K2 @
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    + q0 F" S# r. F7 ?
63.   .dina(dpram_dina), // input [15 : 0] dina
    $ |1 i: L- K) w+ P0 i- h, i
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    + a! O2 G* b. U
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    6 ^  n( ^' H6 W& A
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    # m8 z7 J! S( j
71. 
    ) h) ]2 _$ c4 c  T
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    , J3 Z" Z1 A7 u& y" z
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    * Z  b& _; ~! E2 j6 n
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    ! U( r2 M8 X1 s( a
77. assign dpram_web = 1'b1;
    " f, R: l( x0 ^# d  j+ {$ s7 s
78. 
    
79. always@( clk )
    
80. begin
    # Z+ o( d) i7 u, D1 d
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    % P8 j& @2 ^! b3 d2 w* ?+ v! D
83. end
    ; `2 N. ?) j& V# l0 l- ?
84. 
    ; P  q/ Y' U7 U# v0 Y# H4 X/ H. h
85. endmodule
    % ], U, {# w. e! ^* o7 T( r
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
8 b' `& k& B: j8 ~这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
+ O* y4 q- s* D) q# Y0 ]EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
. ~& j3 h; T8 L$ d4 L ...

- g8 i7 }$ F4 ?2 P+ n3 N5 P我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
. v3 ]$ s9 O2 {+ t; }调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
* m, Y4 [2 Q' q# S. h                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

0 F+ C' i/ R! w  V/ A; W$ @还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？