FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

/ G  h/ A3 A1 ]1 R0 E邮箱：604285180@qq.com
+ Y8 `$ k8 V! @. W! S0 Q/ y( s) U; w

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
0 l2 Q+ }& V% O

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

$ q0 D7 M; i# d) H7 p2 dFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

; j3 p+ {2 W' DEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   $ k3 O  X* E' k/ @, Z, j0 K% k4 B
3. (     
   
4.    input clk,
   ; u2 h' J9 f' V  g( R  P4 Q
5.         input    emifa_clk,    // 时钟                        
   : ^5 M. H; }# w- X" {
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   / i! s3 E- h8 h6 b" o6 h: E
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   " }6 Y$ L0 f" D" h: V# |( c$ x
10.         inout    emifa_wait1,            
    ) W/ @+ ?! V  V8 |
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    0 n. X: c  l3 _. Y. g7 z) P9 K; I
16. /****************EMIF Interface****************/        
    ' k" M/ |; H$ |
17. //信号声明
    ' D8 ?7 a, g) ~* A' E
18. wire emif_clk;
    " @) B. K5 s+ H4 p
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
      f! [* v/ q  D2 @: a" B
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    8 Z4 ]$ ~* ^+ b  l' ~
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    & L' @( K& V' ~' e) s" c
27. reg [15:0] emifa_data_reg;
    3 ^/ J+ [$ z5 o
28. 
    & t* N9 {% f* E3 O, L" S
29. //元件例化
    # ]& b" X1 q. P$ l3 u& f0 T8 ~
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    - m6 V- F9 F$ ]/ ^( E! ?/ M
32. always@(posedge emif_clk)begin
    8 m8 t: p# K" H. o! k0 q0 }
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    $ Q# t7 y& D! A' J8 I
35.                 emifa_we_n_reg      <= emifa_we_n;
    5 }- }: S# D! N
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    6 M8 L6 M- h# f9 P  V
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    9 G' [9 E, ~( j3 s* R: q* ]
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    ) j6 v8 y$ d- O3 a6 M: E
42. 
    + H1 Q$ |6 Z) E. @0 A
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    : e7 r, G5 o& P* k* [* p/ D/ r
48. reg  [14:0]dpram_addra;      
    & h& U5 [6 V' E
49. reg  dpram_wea;         
    . ?1 D* F. o* J( ]/ m" k
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    " k8 q. t6 x5 N- G3 X0 i
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    9 Z4 N; U! g% n& j" h
55. reg  [15:0]dpram_dinb;
    : ~5 K) j: T9 h& H
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    3 B  j, _. T+ i7 U! I3 e
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    : u6 x: C" t% M9 S/ ~5 [% }# c
67.   .web(dpram_web), // input [0 : 0] web
    , w' x$ M* w3 C) m3 P9 n3 P* }
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    1 c6 H( i8 b: a" ?
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    % `8 _2 H! q, ^% x$ m+ x$ L& a
78. 
    1 ]: M0 A" u9 A
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    
85. endmodule
    
86. 
    ! i8 b0 Q" K3 K$ o

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
% E2 i. s: u  \  m这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

水瓶

Lewis 发表于 2015-4-17 10:10
& n/ b/ h: \; L' TEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" ?2 a- \5 V8 K$ ~5 X8 _6 X' b ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
6 e3 ~$ \: e. m* H% P                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？