FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
/ i/ I+ w0 {8 T$ x3 b6 [8 y0 P! I3 S) q

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
, \& u: E' b* I9 c- |! n9 |8 a
) T9 {( d' D( h* c4 E

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* q, S8 A, a! s6 z+ W8 ~% h9 b/ z

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   ; z# B* m' @" V) K  ?6 Z
2. module emif_test
   
3. (     
   
4.    input clk,
   ) {2 p$ k$ ~" y8 N
5.         input    emifa_clk,    // 时钟                        
   2 p  j; j) M% {
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   5 I; j- i8 V& D1 q) S; Q( K
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    - a' @/ v! A  G* Z7 r" x
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
      g- ~2 v7 I% |; l
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    0 Y, ~( b. l* H9 r- W6 f1 `
16. /****************EMIF Interface****************/        
    % D7 b6 v/ f* m7 B6 ~: v
17. //信号声明
    
18. wire emif_clk;
    + L2 g4 j  L0 t( p: F7 n
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    3 I  j9 B* ]* b/ b
21. reg emifa_oe_n_reg;   
    : j1 w9 M5 ^2 y4 ^& J
22. reg emifa_we_n_reg;   
    : M: o, k1 [/ n% e3 [& c: o
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    / e' \: r4 [. S
25. reg emifa_ba1_reg;     
    ( Q" r& P/ M+ u% z& |; l
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    9 Z/ @- A9 y3 Y$ ?
29. //元件例化
    % U+ b# f; ]9 Y2 l
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    : L: e+ ^" S0 A
34.                 emifa_oe_n_reg      <= emifa_oe_n;
      p/ \/ ~5 J: I1 V2 a
35.                 emifa_we_n_reg      <= emifa_we_n;
    & C! u6 k, q9 Z
36.                 emifa_wait0_reg     <= emifa_wait0;
    8 c5 o9 x- H! P- ]. L
37.                 emifa_wait1_reg     <= emifa_wait1;
    ! c$ U; x* l( {* Q# Y5 l
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    4 s/ [, E# ~+ ]' S9 C
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    2 ?! J' ^7 }( D! n; l
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    . l) o5 h. H/ g9 A
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    4 ~( F5 g1 h8 i: ?5 d# h
48. reg  [14:0]dpram_addra;      
    # l) b+ e, \; E9 v  Z
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    % ~' K- G- @* g3 Q) O) @. ~! H: e
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    5 u- ~* y8 @" c. J* J( ^
53. reg  [14:0]dpram_addrb;      
      y# s' [- f' W# o- \
54. wire  dpram_web;
    : [" C+ d* l9 u$ J8 i  [
55. reg  [15:0]dpram_dinb;
    & T7 {" e" @  e1 O
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    & J3 p$ \! n+ u( Q. f5 v
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    4 }  [7 t& o/ O0 C# l2 E
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    7 U) J; n' b0 i* ^
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    1 p: w/ j5 D0 S1 W# Y1 w! B! d
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    / ~" O( m/ k' Y9 n0 o9 }0 t) ~# ^( }9 `
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    5 N3 s' ?# x' C
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    . \; d! H, {# ]* p( [; v
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    ( X, T7 T% Q6 U6 c- H. c
82.         dpram_dinb   <= 16'd2048;
    
83. end
    / E" O$ r& g( M
84. 
    7 E; u' Z" G0 u
85. endmodule
    
86. 
    6 |4 b- K; S9 _7 u

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
: a; b% w7 m" c6 e' ]8 x4 Z  f9 e$ m代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
4 g% N  \0 V# p$ e$ P6 p然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
$ i4 @7 E! q7 l9 j
0 s, c4 W) B, ~/ b

水瓶

Lewis 发表于 2015-4-17 10:10
0 G( T! N3 O: v) Z5 P2 IEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

6 c5 S; }/ v8 m: J. \  N( R9 J$ G$ }我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
/ l* `* |$ S# r4 `* _                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
3 I4 o0 |" K* x* S7 Z9 r8 L2 K6 \EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？