FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
3 v& D% s" u$ }$ s

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

% G# `5 z6 z( d  X  a9 S& E

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

! v+ q  @$ d  d' a" }3 z0 `FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

; D! A1 A5 u/ REMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
3 S8 \/ |9 Q5 ]- U

水瓶

, q& V% R# G0 v/ r( F0 x

Lewis 发表于 2015-4-17 10:10
3 S+ y0 f5 c, N" j' sEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
0 t- W: j2 ^6 B4 n0 n ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   9 G5 D4 o+ }1 D3 ^7 O' j
3. (     
   
4.    input clk,
   ( @0 m; o. ^# G' k% W' P- J6 x
5.         input    emifa_clk,    // 时钟                        
   % E" E& n/ c4 E1 H5 {% V
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   # j- T: e0 V" l6 u7 f+ u
9.         inout    emifa_wait0,    //等待输入引脚      
   ; {$ }* G" V' K9 }
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    8 @/ B# x$ V1 y5 _" m5 u. k; D
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    9 y  p, m/ A: r$ d4 M2 ]$ ^
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    5 a+ [; ~+ b& f. k8 M% B
17. //信号声明
    / J9 @; ]9 }$ s. I* s
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    # E$ ~. Q% X# P. Q" g! a* x- s
20. reg emifa_rnw_reg;     
    0 W; @' w0 c2 f
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    + D1 ?3 o3 K7 ]1 Y+ t
26. reg [13:0] emifa_addr_reg;      
    ! w& c7 Q( W5 J- d! a, l
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    # |' l% q+ e4 M3 G; F6 m( {" [) W
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    3 ^! c$ F$ H+ T: l* H
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    : C/ N* {5 A* f8 j- e
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    & }" C) E7 ?' P" |7 y4 n# G( R
44. assign emifa_data = dpram_douta;
    
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    : ^8 n# t- v; ~! F$ H5 D
50. reg  [15:0]dpram_dina;      
    1 D% M" F3 W+ a: {& j$ P. ]
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    # R+ [0 I: x1 o
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    # M/ e# Z: f! L* p' e* n
56. wire [15:0]dpram_doutb;
    
57.    
    2 x) n" s2 j/ ^7 [
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    ! l- p2 |; A# P3 i5 S
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    7 h. O* U0 p# y3 M0 o. d
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    . J7 |2 T3 n+ o4 v0 f
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    " ], n$ z! [, p- A! @$ Y
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    1 f- x$ m( A3 M% l2 j& M
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    9 G' D; d( p$ @. l
75.                 dpram_dina            <= emifa_data_reg;
    ) C9 I3 `* H0 T% M* }$ {6 F
76. end
    8 P6 k; E; A; m, G) l1 O
77. assign dpram_web = 1'b1;
    - Y7 s4 i/ j1 q; T. C
78. 
    
79. always@( clk )
    9 \$ ]# z9 k8 V* T0 z: }/ f/ l
80. begin
    
81.         dpram_addrb  <= 100;
    : N" j; I7 d, r9 G; h$ ]
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
      P( `, @7 D9 z. l' \# k5 x2 P1 H
85. endmodule
    - S1 r4 c. R4 V7 W: ^; i
86. 
    1 }" F. V6 A  H2 b: a: G# g8 c

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
% s9 s5 B- G- D- e5 Q3 [代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
4 q1 m: `6 c' `, k# H  N3 _然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

9 F7 {2 O' t/ S8 H4 G% v

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
2 Z! i, S, z. K ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
3 j4 Y; z8 ^3 M/ T                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# F: ^; m8 O" s3 E# ` ...

* N& p/ m1 p0 n3 p) S0 W还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？