FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
4 T( D  L1 G3 n4 W8 G- w8 @& {
8 M6 x' U6 f& d! I  y5 E

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
' B0 s& ~1 a2 [/ ^还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

3 I' a  p+ \% lFPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   : C2 q9 N8 z+ `' ]0 {
2. module emif_test
   
3. (     
   
4.    input clk,
   ) E. K2 _" N' s: @* @. i
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   , f! A" N  K1 o  J% u& _
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   - |7 e! U" ]! c: _% s# v
9.         inout    emifa_wait0,    //等待输入引脚      
   3 q0 u, ^: E+ ?8 R6 Q) O- e
10.         inout    emifa_wait1,            
    $ @- N; H2 ?1 W2 |! q# X0 Z
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    # i% d7 P+ ~  o7 W- }, r
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    % F% O- J$ B# x! E
14. );
    0 s0 s% J' M! O
15.         
    - u5 I6 \9 [4 I8 E, x9 i
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    , }1 \+ m5 c7 R% {2 s" t. _6 J+ C3 |0 f
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    $ H8 I6 a7 S( {# F& ^
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    # E7 H% W8 x+ a! j* G& g) h& P
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    & Q  p+ Z3 D; k+ Q
28. 
      A0 h9 ^5 s- S7 N$ w# }7 \
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    8 X% v5 i$ h! H9 u
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    ! W+ t% T: g" k" F, Z
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    9 p" A% ?6 W. G: ]; O, x
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    / H1 o9 u' M( n0 j& A
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    8 y- i; {& O5 ^7 B
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    ' L& t. }4 B6 A
44. assign emifa_data = dpram_douta;
    1 R8 s8 M$ {; m+ n6 d
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    9 P. i& ^. J. O( G. [& u+ X
48. reg  [14:0]dpram_addra;      
    " D6 c% L- M+ }8 d. o! `3 L
49. reg  dpram_wea;         
    3 Z. K, d2 J* C6 e% H! S8 F0 m6 c: S
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    5 {- ?+ [6 I4 I# B; u6 t1 Y
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    9 C' K- ]7 N% q3 @/ e& I( m  [
54. wire  dpram_web;
    - r3 l/ R$ r2 i& r$ o
55. reg  [15:0]dpram_dinb;
    : b. L# m7 {& i7 p  Q; z# H2 f
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    ) K2 T( Z8 f5 I' w3 B
59. dpram dpram_unit(
    ; T+ C3 }) U1 h7 S" ~" i
60.   .clka(emif_clk), // input clka
    0 R  G% T5 t5 }, `4 v8 i, ?
61.   .wea(dpram_wea), // input [0 : 0] wea
    # t# S- c1 ?# {0 V
62.   .addra(dpram_addra), // input [14 : 0] addra
    5 Y& T+ G5 S+ e+ d
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    8 I& k& ]$ J4 W9 }+ H$ Q/ t( C
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    3 l8 M3 b' k) x) B$ D; t
67.   .web(dpram_web), // input [0 : 0] web
    ) ?' \  d2 K  r* Z. ^
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    6 |. r! m3 k5 G
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
      \# Q7 ?% M. T
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    / @6 `& u9 }5 J7 W
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    ( \6 K& a# T, N$ x" b
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    ) q9 G6 z0 U1 W# W* L
80. begin
    9 t8 F. Q7 l. ?1 ?, E+ f$ |
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    
83. end
    
84. 
    , s  t. ]& n" o4 R, b# v
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
6 Y5 ~$ J( }, K* J这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
0 X0 g4 U. `7 d: n: m" Z5 U: r代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
. ]3 a& v: ~0 a5 J  R2 B然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
/ E. t+ o1 [7 y! S) V

水瓶

Lewis 发表于 2015-4-17 10:10
4 v- {  G4 r& nEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
6 N' o' n$ j' p5 z/ f" T7 f, F6 q ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; j% ?" r- x, P ...

2 F+ s+ N" a( v还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？