FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

! J1 o# `. ~, j% z* F3 J! k3 W  p邮箱：604285180@qq.com

jj909305

楼主你好，这里你弄出来了吗？

水瓶

Lewis 发表于 2015-4-17 10:10
9 H, h" P8 h( O8 F; X6 c9 ~/ r; B7 WEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
( }. \& k1 [8 ^$ P ...

) D" ?5 O; H! G+ d1 ?$ k& d' w还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

水瓶

Lewis 发表于 2015-4-17 10:10
3 F7 @- M5 e( P  S. v8 PEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
# _. I  e  W' z! _; v& w. ~5 D  K调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

2 t4 W9 |1 L4 u1 G  J: V

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
; C! N# e( @" d  r/ ~# e! `3 h ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   , T4 s- \. C( h9 K) {4 c; x7 [
3. (     
   # i& m; `8 {& i4 S
4.    input clk,
   - w- t7 A: f: T/ `5 J# T. l
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   + n0 G( p" T4 m) E
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   , o  [# \) Y/ U5 A0 D' U# N
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   6 V+ Z, G' N4 ]% T
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    / Y9 w( F, J) T$ ~7 I3 ]( x4 n+ {
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    7 k# s$ c/ x+ `& y- r* H8 [0 b+ ?
14. );
    3 M/ i' v2 `7 H
15.         
    
16. /****************EMIF Interface****************/        
    5 B& Q1 ]' B; n1 z
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    9 b5 s6 Z; [# a9 m8 W5 A
20. reg emifa_rnw_reg;     
    8 R* H4 e9 ?0 E  I& W7 Z
21. reg emifa_oe_n_reg;   
    9 s" o% a+ Y4 V
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
      }: P* l! i* o6 E2 o
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    * c& A5 M4 K. Y* n8 T5 I8 c3 f; f& K
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    ( B! V+ a: p2 [2 ?# v
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
      r8 H$ x* P$ q: `5 d6 F1 I6 E
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ! O9 j7 [5 ?5 }- B
35.                 emifa_we_n_reg      <= emifa_we_n;
    8 @" \% e  D% y* A6 v
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    - M( z# @$ g* q! s& [
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    $ c9 t1 w4 c( X6 h1 ^" v
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    * x  C& R! ~% b" Q* b
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    & ^6 ~! e$ \! }5 {( C7 Y, y+ L3 @8 }
45. 
    * u+ S8 |5 L" _7 p# j2 g. K
46. /****************Dual Port RAM****************/
    . t: z# k# J6 k$ n* e, T: n; o
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    0 S5 Q; Q; L: F# l3 p
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    7 l; |' |& \$ x8 F' P; ~
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    * I# H$ K) Z  ]! G# ?( z
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    ) [9 p! n6 X' n, W& s8 }
56. wire [15:0]dpram_doutb;
      k- c" ^5 d# ~  g) o
57.    
    3 b) S0 J' l1 R
58. //元件例化
    9 m$ R8 W( G0 g$ I
59. dpram dpram_unit(
    9 z+ R0 g4 c8 N/ v7 X8 o7 F
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    % x8 j, Y* y) }3 G" @
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    : E# @" L7 a% Q5 ]" E$ y
66.   .clkb(clk), // input clkb
    % A9 I& o7 W, P$ O- X# ]
67.   .web(dpram_web), // input [0 : 0] web
    3 c+ {" `3 o0 P9 a# i9 K
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    % e; m* L  R8 i$ I
71. 
    4 l- `& f; a. T  E: `$ e
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    . {- M( P3 u1 H! j. Q1 _2 x
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    9 y- s1 |# D; g0 ~
80. begin
    
81.         dpram_addrb  <= 100;
    * d- w+ Q" S" r: }" J
82.         dpram_dinb   <= 16'd2048;
    
83. end
    ! j0 q+ P" Q/ @8 a& s
84. 
    % B3 X  {8 x/ p
85. endmodule
    , O. P: ?& q4 _3 @7 }0 M
86. 
    ( m# A& }% o/ N1 e3 s% X3 c" G# D; z9 ^

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
+ [  D- q: }+ I! Y. A  q. K代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
) F9 w& ?3 W5 r% F7 v

Lewis

1 ?- H) ^1 I' c- ?' jEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
8 M6 h- n; l  D" A; m/ S8 U; y! O

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
, ~0 ~9 M7 L4 N7 r+ Y1 ]
4 f8 d$ L. b+ _