FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

& {1 j' ]* r. n- w9 m' E邮箱：604285180@qq.com
+ B- @& @  d' }" {

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

2 g( \$ ~/ S$ k+ Q3 H! P6 ]# _: x5 E" V

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
$ A7 g  h, ?' q2 a还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

! @, ?1 q7 a" ?2 g+ c

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
/ v6 p6 B, d, S, A ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   ) n( R$ P. V. b+ c+ n9 h
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   : E8 Y& x& w6 c9 n2 I, R/ |/ \( M1 [
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   . P. B  v) o' j; _6 V
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   / K+ B) Q: m% p0 D+ p3 ?
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    4 ^, t+ x' {! D
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    0 Q7 L* v7 e- d, Q" l; q
13.         output    [15:0]emifa_data   // EMIF 数据总线
    3 Y- k/ g6 E' J  S% a- B) V
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    # l- M) d) s- _9 _0 o* `8 _
19. reg emifa_cs2_reg;      
    ! ?: O" u% \( ]/ D% _; ^8 O* O
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    9 G: i- Y) C) u1 i: x. f4 C  _
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    0 l, k8 k( M0 v( n* O
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    # s/ h9 ]6 Y  f* \0 x
27. reg [15:0] emifa_data_reg;
    : [* v" w: `" ]
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
      y6 f1 L: D0 E; X* C1 n" t& S$ [
31. //寄存器赋值
    , E' p  ~/ K5 V2 [) T
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    
35.                 emifa_we_n_reg      <= emifa_we_n;
    8 t' ~' g3 k. Q9 m- ~
36.                 emifa_wait0_reg     <= emifa_wait0;
    $ M8 E. N& y6 ?* A+ a8 H, U, H5 P
37.                 emifa_wait1_reg     <= emifa_wait1;
    # U- W$ z* g. V- ~
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    , `. X& Q  m4 w% G, F3 Z7 g
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
      x- ~/ A) @. W7 g( \2 m5 H
44. assign emifa_data = dpram_douta;
    
45. 
    , C7 O1 y/ q# k0 P1 z
46. /****************Dual Port RAM****************/
    
47. //PORTA
    ) j; b+ ~- D" R+ h
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    7 ^+ j8 w" a- T9 x
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    # E' W$ K1 L& H3 p$ |7 w/ L
55. reg  [15:0]dpram_dinb;
    2 g. r2 d4 x# L/ R2 d# |' E. d
56. wire [15:0]dpram_doutb;
    8 S7 R! C2 P" s6 M4 @% J/ R' r$ i
57.    
    2 P5 b( k# Y) E; u! |
58. //元件例化
    + k. v5 k' ?# q# l# H$ q% }
59. dpram dpram_unit(
    ' J7 x( }+ K0 Q: J! t' l  ?
60.   .clka(emif_clk), // input clka
    / n# k9 q3 m8 S4 X, F
61.   .wea(dpram_wea), // input [0 : 0] wea
    * t; T  j* Q& G& X/ B% W
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    ' }, `% t6 [, V: E6 i
64.   .douta(dpram_douta), // output [15 : 0] douta
    5 j2 c9 s- e/ y  t! c" ]
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    % {. ^# P. {! N4 x7 B: p4 @7 d* _
67.   .web(dpram_web), // input [0 : 0] web
    / t/ T8 E# M: J1 Q/ l6 i! R3 F
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    $ e3 j9 o8 e" t: D2 m0 M
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
      ]2 b0 ~' v0 N. A
76. end
    
77. assign dpram_web = 1'b1;
    2 G1 f+ j) j  ?, q+ _! g, x2 }
78. 
    
79. always@( clk )
    ( |& j* Y! p# L. [/ z0 K; A
80. begin
    ; n9 l3 _2 i# ^, O* [5 d* L9 z) O) z
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    5 S; d  G2 X! F% H' J2 ~
83. end
    9 P: w5 ~' j  F" Q! n% y; [
84. 
    9 O2 U0 B- @. ~. @
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
  _. ~) t" u- U/ f0 X( w! W3 @代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
& h( q6 t7 p6 o( W3 E

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1 {' M: x+ S: d# x7 U8 N' j我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
* {* c. s( v/ g2 s调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
* T+ t, [* u. n" c( g                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
% \' M$ D( m: K5 P) l: kEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？