FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

- [$ `0 v- t4 w1 w) ]( M邮箱：604285180@qq.com
" h& t7 L6 R. ^5 R" b

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

1 H& |- h9 S9 a2 _, v# Z" x

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

/ h' q) B7 A1 D. C! {( K9 kEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

3 O) Q& {+ W- q- _

Lewis 发表于 2015-4-17 10:10
- v- h& E3 W" o' X1 ?) j& CEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   9 r. Z8 [( a: _  R' l/ Q; n
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   ; M' q. |5 ?) R& h
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ) r" h+ v- h; t1 O! T' [1 e
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    $ `* A( _# A  \" a
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    8 ]% }+ f  O. Z% p1 M' f% x6 ~
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    4 w; k; Z; X/ X4 J
15.         
    " d: j% |" R8 l% w% B0 W- i
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    ! W$ o3 l0 H2 M0 t: \
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    . p1 U" I0 _4 A+ A& X* ]9 u2 [: B. k
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    ) U1 _& W4 ^! U
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    " g# N9 ]" H- k8 a7 X. G) t- X/ c* r
27. reg [15:0] emifa_data_reg;
    
28. 
    5 E. O  i, m  }. V
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    ! x9 o* r  r+ S$ _) X! b
31. //寄存器赋值
    6 `- ?& ~, H+ h3 i4 Z$ |% ?4 ^6 P* @4 P
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    ! c* K/ ?. G. x& |% I
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    ( o% a7 E" x0 M, \
35.                 emifa_we_n_reg      <= emifa_we_n;
    0 j4 m! @2 n& S' e# v7 J* u4 E
36.                 emifa_wait0_reg     <= emifa_wait0;
    % e0 h9 a- g8 `
37.                 emifa_wait1_reg     <= emifa_wait1;
    , x8 \5 z: ?$ r  R# H6 ^' l
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    
45. 
    6 N. F4 f# P0 ?  w8 k% @/ I
46. /****************Dual Port RAM****************/
    + t1 m1 O' K0 t7 D6 R
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    # J, e; E% x2 p/ O! K  ~
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    & s7 w* @. H* T* n% Y
51. wire [15:0]dpram_douta;           
    + ]/ V+ L5 u+ B$ z" h5 X5 H6 N$ s2 O
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    ; w, g7 t4 g5 h- @
56. wire [15:0]dpram_doutb;
    
57.    
    , ^" {" U7 N5 v  [: p
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    5 o. e( `' s& I" O1 O$ K
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    + b% D5 q: w& V9 H9 P7 x/ a: y
67.   .web(dpram_web), // input [0 : 0] web
    0 s1 l3 W9 p) P1 U' O
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    + k+ `/ G& u) `# |* ~3 t/ q
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    ' B" c2 [* F  [0 C& `" [/ W8 O
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    $ y7 R4 _& X& p! j( c7 H8 L9 m4 k
71. 
    5 c# _* Y& _& @
72. always@(emif_clk)begin
    + ]4 T# c! `9 l- V, a9 I7 }
73.                 dpram_wea             <= 0;
    ' T: Y" d" u8 u* q
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    & s" f% R3 S( W; c  c4 n
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    7 L) v0 y% u, ?/ U
77. assign dpram_web = 1'b1;
    & e* ]) a, }4 P- e  y7 c6 W
78. 
    
79. always@( clk )
    
80. begin
    ; O" ]( L7 u/ a" W0 P
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    : A* r1 `! k6 u/ d+ ?  k
83. end
    ' M0 A+ }% ?% V
84. 
    
85. endmodule
    2 ?! G) W3 i* P) V
86. 
    " N- J3 b$ D5 H& I; u

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
" o* m) v' U5 F8 e0 ^: s8 g- L代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
& N3 O2 l" ^9 K7 L
: |9 o8 K8 g/ F. H8 a" R

水瓶

Lewis 发表于 2015-4-17 10:10
3 o* t3 D; H3 A9 fEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

. o0 K4 k, X% q5 d我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
/ v: _3 O0 ^, Y% G3 ]调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
$ G- H& w1 I- F/ O8 Z3 i8 ` ...

% V2 @6 G1 U3 I6 v2 O还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？