FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

6 D0 J1 j8 \9 I邮箱：604285180@qq.com

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。
( t" W. D, f9 O, e2 @4 Y+ |2 z3 C

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

& `  C$ l* i7 s. Y' x8 N3 e8 k. rEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

0 U5 i, F. |7 V2 o# \

Lewis 发表于 2015-4-17 10:10
, B' G. M1 ~* [( t3 b0 S6 JEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
$ j* j0 E, z6 o3 G% Q/ t ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   : g! R/ @0 O+ w) Z) i
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   # p; R6 J) \  c( l3 B, S% A
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   " P1 l- v4 x0 Y, T
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    : a* R6 X$ x' d& S: i* ]
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    1 B- t4 ?9 _- n; s: f0 o, O
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    . t- P. i4 N# p) x
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    * r. V8 H, ~# A* |$ e
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    8 ^. F. v* p) m9 `7 J( d- U# u
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    - e. V, m/ u, y- ]! ]
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    & ], d& V( J. u9 Z4 n7 t0 q
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    : T' \% o* K9 [9 f- i$ y
27. reg [15:0] emifa_data_reg;
    2 S; y" I& L& v& }
28. 
    
29. //元件例化
    9 d. H! u. h3 @% _0 Y$ s9 Y% L
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    ; G) Z5 u! i/ j3 _8 `  v1 `
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    $ O8 g( G; E; w
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    6 @/ K: l) ]- h
38.                 emifa_ba1_reg       <= emifa_ba1;
      G  i- C( F; B" j! k- i: \
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    8 o5 X) z; p7 V9 V* ~
42. 
    $ b, R+ M4 N9 z/ N0 Y1 S8 f9 @
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    : ^  V! H% W" j/ [' ?+ Z
44. assign emifa_data = dpram_douta;
    
45. 
    ) p5 }; p. F/ W% Q; E) L& }
46. /****************Dual Port RAM****************/
    
47. //PORTA
      k% x- d0 G7 x1 z
48. reg  [14:0]dpram_addra;      
      Q' z$ l$ H0 c3 h
49. reg  dpram_wea;         
    + V( `7 M8 A$ E, i: a
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    + L$ e+ ~8 T0 K# I. G
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    , S" C) d( A# A, m5 k) I
54. wire  dpram_web;
    % ?+ P  U/ n; w/ ~# S: c/ [
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    4 K! B: o# f! u3 v- I2 O7 @( b. {. @
57.    
    
58. //元件例化
    / _; m9 b8 |3 M. i' R1 c* @% v- X* `
59. dpram dpram_unit(
    1 z6 S2 _) ?& a+ `0 g4 @0 M% m7 z
60.   .clka(emif_clk), // input clka
    . ]- @; O( Z; b- F/ h: s" b3 J
61.   .wea(dpram_wea), // input [0 : 0] wea
    0 l2 g  s) H& y6 X) G1 p' j9 o5 r
62.   .addra(dpram_addra), // input [14 : 0] addra
    4 y6 K/ K' t' ^! r
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
      e; N9 [& x3 @- d! a
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    . K1 g- a  l" i; U7 t$ D/ b
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    1 r0 m' I1 ~$ A( r$ n0 @' _
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    # I9 z2 `4 \! G: T9 ]2 T
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    ; J" }9 [) g8 c8 _: G
77. assign dpram_web = 1'b1;
    3 H7 ~8 C( ?3 t. o8 P; {
78. 
    
79. always@( clk )
    : r: U/ R3 v$ `1 Q* n
80. begin
    2 q9 j0 M6 N" C1 G! D  {3 ~
81.         dpram_addrb  <= 100;
    5 |0 I8 a8 `8 y& k1 l  a% |
82.         dpram_dinb   <= 16'd2048;
    8 @$ _! g5 @4 H. A# [8 X
83. end
    
84. 
    
85. endmodule
    . J, U+ _1 z# l$ D. F5 a
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
7 m& g" q# y0 X$ u% B6 b然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

; O! t/ n6 J$ j% F4 x" c

水瓶

Lewis 发表于 2015-4-17 10:10
* X7 o/ G; b, V% f+ O% b1 f/ CEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
* y8 K$ H+ }: L; ~5 T ...

0 I9 q0 b% }% \, _还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？