FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
/ ?( x4 c' h* X5 ^% n

水瓶

Lewis 发表于 2015-4-16 09:55
( m6 G- F* v5 h" X) V还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

水瓶

- S% G4 ]& ^) F  u4 o0 G

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   9 a8 ?$ D5 _8 c* n: V5 P# _6 i
2. module emif_test
   
3. (     
   / p+ f( {: M( q4 \/ q$ x
4.    input clk,
   3 s5 b3 Z1 n: C# T9 w0 [5 S4 `
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ) D. l5 X* N5 G/ h5 D: C
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    ; M2 |- t8 E# K* i: Z+ K! [
13.         output    [15:0]emifa_data   // EMIF 数据总线
    6 I) F3 p6 L9 v2 p' _1 b* M
14. );
    
15.         
    9 F6 x* ?) U* k$ N9 m
16. /****************EMIF Interface****************/        
    
17. //信号声明
    4 p) U3 U' ]1 R  Q' [/ V' o! e. E
18. wire emif_clk;
    / m+ L. V" Y* J
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    # O1 D7 k  i7 {* O2 W
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    2 g3 [$ H) d/ {8 M
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    . M* W  R4 `& |8 ?
33.                 emifa_cs2_reg       <= emifa_cs2;
    ' H) S6 l3 V( k0 D  A" \! s7 _5 k7 W, D
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    2 e; p* G: t' U3 `, s" E2 [
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    / i  \9 x. U' l' E; C
38.                 emifa_ba1_reg       <= emifa_ba1;
    ; n+ ]) d' }0 j* ~* Q, t0 A( o
39.                 emifa_addr_reg      <= emifa_addr;
    ) v0 t9 j* t0 G+ q' _1 p, p, ^4 i+ s" @3 }
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    " H8 o3 u  v7 k" k" ~, Y$ O
42. 
    5 z2 L; Q8 u) @
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    * R+ d3 D) V9 ]5 h) H
44. assign emifa_data = dpram_douta;
    , }- d& K. v7 C1 ?
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    6 r5 K3 [) s. ~6 s/ l6 d
52. //PORTB
    $ I" s  W6 E. H% V/ v
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    % r% ^! Q9 S# J, `0 u' X1 w' B
55. reg  [15:0]dpram_dinb;
    ) |: Z" S8 ?. R: c2 W6 A
56. wire [15:0]dpram_doutb;
    ( ?$ C9 V2 X7 ~/ e
57.    
    4 m4 \) W8 R/ E7 a0 X
58. //元件例化
    ) y7 R; w4 z9 B- p( w' K8 j
59. dpram dpram_unit(
    8 {: u. d  T4 x7 O2 ^3 y0 s
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    ' O5 m. U8 D: ^  k
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    1 O+ D% O, u+ R5 Z; z: [% E0 g
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    7 [6 W* T. ]8 Y1 u  f
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    7 n5 x1 i' W7 \$ S' F8 W$ H$ r& g0 T
73.                 dpram_wea             <= 0;
    ! E' y1 T( N/ P
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    " n0 U0 \0 n+ y; D9 A
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    4 j6 G* ]$ }& O& Z* b
79. always@( clk )
    
80. begin
    5 h" P2 T, i, t" \5 f( N
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    " t0 T7 |/ K  c3 E1 F1 Q- |
83. end
    
84. 
    ) I* {$ v* O5 z+ @: Q: s5 i7 H: p
85. endmodule
    
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
4 H8 U, M! U# V0 A" P这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
8 c. ?8 o% I! u: P) x% W7 c6 n代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
4 Q5 ^% w! w4 M' T) d然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
$ M7 i+ y; u- |1 e/ p# L
' [: Q& ^! U- J! y2 y3 B. E

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
6 s( ^4 f* x" r; p; a# ^ ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
; h' g9 F* x9 H调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
& v$ W6 Z  o+ D- W+ O ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。