FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

水瓶

, E) k8 T9 H6 P4 {; B  b8 F3 b

Lewis 发表于 2015-4-17 10:10
! Z4 M& W! J6 V/ eEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
% m, S* h8 C) a+ e9 z! N% t ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   6 v1 ?8 W5 Z5 E4 u# b! K
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   $ o# n  R9 U- S- N
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    7 f4 f; B5 X2 O- s
13.         output    [15:0]emifa_data   // EMIF 数据总线
    $ H8 c8 J8 {/ p
14. );
    $ D1 |( V- H# X# n0 A1 b
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    ' O9 I% `( B2 |7 o( W& ]
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    9 s# G1 j) F8 b. ^8 T( d
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    ) v3 w3 w! |! c+ M. w; K; z
29. //元件例化
    - B. @' N8 {: I. U" a: e
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    " f0 y1 B$ j" h1 w
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    5 m- [1 K" W( p) k# B
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    # E4 e* {' a# H+ e  E: K
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    ( y* i8 o- l# b9 k
40.                 emifa_data_reg      <= emifa_data;
    & s5 K0 w( X; {
41. end
    ( o4 O) J- G3 W- \
42. 
    2 c/ h# I. Z8 }  d/ |8 ~
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    , m9 {* X5 z* `: R- r9 F1 D- L
45. 
    & d- D$ X* d* ~! ~5 a- e, r
46. /****************Dual Port RAM****************/
    
47. //PORTA
    . G% B; }( n# m
48. reg  [14:0]dpram_addra;      
    + A5 u: L3 G* R9 k; L
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    : y  G  S+ P! m. ?
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    9 w4 t) O! G* f6 k6 y4 D
55. reg  [15:0]dpram_dinb;
    
56. wire [15:0]dpram_doutb;
    0 H3 m9 f3 b) ^, B3 R3 K% C# e
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    7 O3 u$ B. ~$ c6 f4 @" ^4 ?& n/ D
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    . c& @. q' T6 c# Y3 C, J; i8 @
62.   .addra(dpram_addra), // input [14 : 0] addra
    # G2 r0 R) v4 O5 o5 g; E* Z
63.   .dina(dpram_dina), // input [15 : 0] dina
    & W8 e5 w; w' }. T! w4 J
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    ; k) O7 Z8 N$ Z
66.   .clkb(clk), // input clkb
    , J' C& Q- O( [; A9 r
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    ' i) K* R9 f4 l
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    7 _6 ?$ D; i, H) f% x) _. [
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    0 O9 k% g) G7 p& O
71. 
    
72. always@(emif_clk)begin
    ( T; M+ ?+ n0 Z
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    
75.                 dpram_dina            <= emifa_data_reg;
    & [  b, `. h, C+ i% V5 x
76. end
    
77. assign dpram_web = 1'b1;
    
78. 
    
79. always@( clk )
    
80. begin
    ' z+ l7 x; W$ r: g5 Q+ N
81.         dpram_addrb  <= 100;
      M6 `5 |; d! s, U& Q# c. S$ S
82.         dpram_dinb   <= 16'd2048;
    1 i; @' U- m; r+ h( @
83. end
    
84. 
    
85. endmodule
    # p9 r! N1 t6 u& f  q4 `' x
86. 
    

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
8 u: y# \. W" m) \. h5 ]( ]这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
: J) a' C" `/ J; |: o然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
  p/ H( a% _$ \& p, T3 D2 k$ r' J

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
0 V& [2 M9 r" M) J- c; P: v ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
. {5 ?( X- D$ `$ ~; }EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

" O$ w+ R6 Y  W6 N还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。