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程序upp通讯部分是从demo中uPP_B_TO_A移植过来。
, z7 G. {( h0 U% V/ L3 V" i6 L) d( Q$ a5 C0 {, w& M* }
1.linux系统下由arm控制dsp通过upp往fpga发送数据,程序运行过程中,开始upp数据传输接受正常。, X* q2 U8 Y' J: t
* O' m3 j' y8 A& p! l2.由arm控制dsp不停的启动,停止upp数据发送;在某一次发送时出现数据错位(通过fpga从数据总线抓取数据),然后fpga接受的数据都是错位的,重新加载dsp程序也无法恢复fpga接收正常数据,重启上电L138后再运行dsp程序upp的数据恢复正常。9 `! D( k& `( G M. L' w) \2 F
3 i7 l# u+ H- P8 g9 V' e7 h3.通过dlb寄存器进行BA回环发现错误的数据情况如下(与通过fpga从数据总线抓取数据一致):发送缓冲的数据顺序是1~128,但是回环到A通道,收到的数据是64~127,0~63。在测试过程中仿真器查看到UPQD0-2的值跟正常时一样,发送区数据顺序正确(在调试过程中查看寄存器及发送区地址,发送区是8字节对齐的,寄存器值没有发现异常) 。经过一段时间的测试,发现不是数据错位,而是0-63的数据是上次发送的值,二64-127的数据是本次的值。每次错误的字节数不一致,有时是前面112个数据都是上次的,有时只有16个数据是上次,64是最多的情况。0 J+ O$ C2 M% z9 d, C- |
5 R6 R& |0 x) W) Q
4.upp发送数据是通过fpga给dsp的gpio发送周期40us的方波,但是dsp以40us的间隔在gpio中断处理程序中往fpga送1行512字节的数据;
/ x. R* l& m8 M! {7 V: n+ H9 T4 s) L4 a
7 q* H7 ~3 b. T) Y$ \附:发送时钟设置为37.5M,传输为b通道16bit传输,实际测量upp发送的enable信号持续大概7us;中间fpga没送wait信号;UPTCR的发送设为64和256都试过,结果都会出现错位。+ z& Z P9 T1 A
部分定义如下; K/ o2 m; g2 z. h( x
#define upp_line_size (128)$ `3 b0 ?) i( m" ~0 d
#define upp_line_count_s (1)5 f5 u6 r5 u4 W2 g, k9 k: Y- N
#define upp_line_count_r (1) u! l- {) S- ^* j
#define upp_frame_size_s (upp_line_size * upp_line_count_s)' X* g/ C+ i5 _9 b5 B( |9 \
#define upp_frame_size_r (upp_line_size * upp_line_count_r)
- a: d4 d5 f: M# p#define upp_line_offset_s (upp_line_size)
1 ^! m+ B" a& P. e3 G! [9 ~#define upp_line_offset_r (upp_line_size)! [- X, k( z/ L& _2 c/ L5 t% |" C
- f; _7 F1 W1 }- T#pragma DATA_ALIGN(upp_buffer_s, 8)/ }' t8 u. z* f5 [
#pragma DATA_ALIGN(upp_buffer_r, 8)
4 ~, V& d, U* |volatile Uint32 upp_buffer_s[upp_frame_size_s];
`9 S( Y5 _ L/ Y! Y6 G/ kvolatile Uint32 upp_buffer_r[upp_frame_size_s];
7 v9 R: z1 f$ O$ ]0 M, O9 `; \3 G V; P4 y: j3 l+ f
请教:这可能是出现什么问题了。
3 K) N1 M+ k$ o8 c' [$ {6 j
6 g1 E+ D; K7 ^" |3 T; k' N/ R0 \ |
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