关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
; s1 u' V3 S0 r/ J" u4 F

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
6 o% _5 P  D, m8 |" i/ y1 W( K- S你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

4 R3 @' N' Y$ v' s  J8 }数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

378087736

weibo1988821 发表于 2015-5-14 19:40
3 n4 z- @: i2 ^3 a9 ]# d; A+ m你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

6 V6 O7 {# X$ H3 G: b4 sDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
$ p( J: _  i! [) KDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

) G  B& c; p3 P寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
. c" E  ~) q# `- E: p9 U+ K{
/ M1 F- O4 S/ B0 e4 `, h3 g2 S    unsigned int temp_reg = 0;

    // Channel B params
5 V5 y  \8 \2 L9 d3 X$ `' [    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
% M, w7 U( ]0 _/ g2 A) q    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
4 u+ j' f" m0 e% @, F3 C1 C    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
' {0 _; F: a' O+ X1 G# \+ T    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

  |& l+ R" r  N% D    // Channel A params
3 F  P0 P. p* T    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
* V( O$ w8 U, ~    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
& A1 G9 e8 k" F    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
: m8 }; u8 {: F. W8 d' W    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

) C2 r$ Y# I2 @4 @3 F$ V( `  E5 p    upp_reg_hdl->UPCTL = temp_reg;
( O% A  t5 t( m# Z8 E" b
    temp_reg = 0;   
/ q4 A1 U4 H) o
0 p1 }6 C$ x, z( t/ a, R- s    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
( _% Q3 L+ _' k" z9 M    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable

) m% g% i( k; x    // Channel B params
& d8 s( S, e) h; B3 }9 R    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
: R; U" L2 [! \- f9 U    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
. a# p$ Z% s1 n
    upp_reg_hdl->UPICR = temp_reg;

4 l' x/ t2 C, {* e6 W: k; Q    //temp_reg = 0;
: f% K1 [* g/ Q. z7 P* l# v4 x
    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

    //upp_reg_hdl->UPIVR = temp_reg;

    //temp_reg = 0;
0 O& |) \6 s' N. C$ T6 b$ V
+ g/ v9 P" L2 v+ o0 z    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;
( [% C  }( U  T; Z
    //temp_reg = 0;
& Z7 f  S% U; H+ b0 o3 ?    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
# |$ z2 B( z6 K, S- W; N1 q* s+ w    //upp_reg_hdl->UPDLB = temp_reg;
  u( A" C; ^8 p4 V
}