FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

" f- F; Z9 u- f3 I0 b7 D: s( Z邮箱：604285180@qq.com
1 Z5 ~9 X% a2 H7 b6 ^

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

) I+ d# j4 M$ e' WEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
4 h3 G! @" a4 G& `! K) b- ~0 g ...

1. `timescale 1ns / 1ps
   
2. module emif_test
   
3. (     
   2 e1 {, V2 x" z, R
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   . H, j3 l8 P/ D/ @7 X) Y5 `; k7 Y7 J
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   
9.         inout    emifa_wait0,    //等待输入引脚      
   ( h, S. f% x( P
10.         inout    emifa_wait1,            
    % Q; A1 d: B  r  x9 N' A  _0 j
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    # M- O  i9 `/ [
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    : R. ]$ \. F" W! ]0 E" I
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    + A0 m- X; K1 \* X' Z$ [
15.         
    
16. /****************EMIF Interface****************/        
    - L* B% E1 x. x- c# Q, {$ d8 _
17. //信号声明
    
18. wire emif_clk;
    . z! {# ?# ~' ~( u7 l' l2 L; M
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    7 {* |- E! G6 R5 l$ P! Z- [
21. reg emifa_oe_n_reg;   
    
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    / a- m: U0 n" J: o* ?
24. reg emifa_wait1_reg;  
    ! h% w- K; m- E1 ^
25. reg emifa_ba1_reg;     
    
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    ! r3 j) b& N& o  h) r
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    6 @# I- h7 i( \9 l/ y7 }
31. //寄存器赋值
    1 I7 N% ?7 L/ `1 |8 b7 A& L* r
32. always@(posedge emif_clk)begin
    
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    + n! ^8 q: J6 T( `- \+ f
35.                 emifa_we_n_reg      <= emifa_we_n;
    ( x2 f6 Y1 L/ N' S( v
36.                 emifa_wait0_reg     <= emifa_wait0;
    
37.                 emifa_wait1_reg     <= emifa_wait1;
    ; H) t$ Y1 [/ e3 b
38.                 emifa_ba1_reg       <= emifa_ba1;
      {) k2 @7 U; N* U) ]
39.                 emifa_addr_reg      <= emifa_addr;
    0 {' i, k) Y/ ]; b- e. J$ R
40.                 emifa_data_reg      <= emifa_data;
    - N# c2 |$ K8 e' v
41. end
    ) n/ F, U+ [) u6 Q5 ^- K; `
42. 
    * x" l/ T5 ^( u" d
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    8 S( [5 D* @5 v* T6 K6 V" k8 \
45. 
    
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    9 w9 f* ]" l% q. K! @
49. reg  dpram_wea;         
    ) j' m; p7 }4 I8 f5 s
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    1 ]* `3 m" r; Q0 m7 F
55. reg  [15:0]dpram_dinb;
    , p  t; |& t: [" b' Y0 p  N
56. wire [15:0]dpram_doutb;
    
57.    
    ' @  N/ [. p# l0 B/ a. i# v
58. //元件例化
    ) E8 E( G1 m$ h, y+ d
59. dpram dpram_unit(
    0 x9 z' `: [* |+ Q. \- S
60.   .clka(emif_clk), // input clka
    
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    ! a! |3 D$ M& W3 v% x4 j8 Z/ D9 X! Q% N: x
64.   .douta(dpram_douta), // output [15 : 0] douta
    2 ~2 J  d+ }, P& d
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    # v+ p8 |2 p2 v) J2 w6 }( z, K
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    6 Y) O& M- ^7 g% L4 A
75.                 dpram_dina            <= emifa_data_reg;
    5 J& C; y  A$ M6 P1 r
76. end
    3 w% `- ^9 T% @, f- ]2 ~, D1 j
77. assign dpram_web = 1'b1;
    8 o% v1 `% A2 {3 L- X4 v: n7 t5 ]
78. 
    . p. {# ]2 Z5 d7 A2 _. x$ _
79. always@( clk )
    7 Z+ @7 g% ^1 R4 R9 I- m% e3 K
80. begin
    
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    . I& X  T8 i) Y+ ~( i
83. end
    
84. 
    
85. endmodule
    8 x& e6 l* m* b: w1 d% L3 |  X7 D
86. 
    " y! ?6 k5 B/ t- g

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
# j: G8 v; k- i6 q/ i4 J5 U+ z这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。
% [! v: _: w2 a  }
$ W5 g" t2 t* @9 J  d: o) k+ n

水瓶

Lewis 发表于 2015-4-17 10:10
% g; t& p) W$ l* \4 VEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1 L5 k' F  p- y5 b6 o我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
* [  |# P% |" h6 H; X" ?8 Y- q调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
  E: T* _) R' j( h& V; I/ fEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
! n$ y0 y: E/ T" v7 d, F# V: P ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？