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标题: 创龙小识堂 | 简简单单学TI多核DSP [打印本页]

作者: 522066584 时间: 2016-7-4 09:44
标题: 创龙小识堂 | 简简单单学TI多核DSP
本帖最后由 522066584 于 2016-7-4 09:49 编辑

   1  多核DSP的架构
   TMS320C6678是KeyStone架构的8核DSP处理器，每个CorePac核的频率最高为1.25 GHz，提供强大的定点和浮点运算能力，同时芯片内部集成了Multicore Navigator、RapidIO、千兆以太网和EDMA等外设，由于芯片处理能力强，外设功能丰富，而且片内集成了大量的硬件加速器，例如Packet Accelerator、Multicore Navigator等，可以广泛地应用在通信、雷达、声纳、火控、电子对抗等领域。从目前的情况看，由于C6678的以上优异的特性，基于TMS320C6678的硬件和软件平台，在未来的5~10年内，将是信号处理平台主流。
   TMS320C6678有8个C66x核，典型速度是1GHz，每个核配置为：32KB Level 1 Data SRAM，它和DSP 核运行在相同的速度上，可以被用作普通的数据存储器或数据cache；
32KB Level 1 Program SRAM, 它和DSP 核运行在相同的速度上，可以被用作普通的程序存储器或程序cache；512KB LL2 SRAM, 它的运行速度是DSP 核的一半，可以被用作普通存储器或cache，既可以存放数据也可以存放程序；所有DSP核共享4MB SL2 SRAM, 它的运行速度是DSP 核的一半，既可以存放数据也可以存放程序。一个64-bit 1333MTS DDR3 SDRAM接口可以支持8GB外部扩展存储器。C6678 集成一个64-bit 1333MTS DDR3 SDRAM 接口，可以支持8GB 外部扩展存储器，既可以存放数据也可以存放程序。它的总线宽度也可以被配置成32 bits 或16 bits。

   存储器访问性能对 DSP 上软件运行的效率是非常关键的。在 C6678 DSP 上，所有的主模块，包括多个DSP 核和多个DMA 都可以访问所有的存储器。

   每个DSP 核每个时钟周期都可以执行最多128 bits 的load 或store 操作。在1GHz  的时钟频率下，DSP 核访问 L1D SRAM 的带宽可以达到 16GB/S。当访问二级(L2)存储器或外部存储器时，访问性能主要取决于访问的方式和cache。

   每个 DSP 核有一个内部 DMA (IDMA)，在 1GHz  的时钟频率下，它能支持高达 8GB/秒的传输。但IDMA 只能访问L1 和LL2 以及配置寄存器，它不能访问外部存储器。DSP 的内部总线交换网络，TeraNet，提供了C66x 核 (包括其本地存储器)，外部存储器， EDMA 控制器，和片上外设之间的互联。总共有 10 个 EDMA 传输控制器可以被配置起来同时执行任意存储器之间的数据传输。芯片内部有两个主要的TeraNet模块，一个用 128 bit 总线连接每个端点，速度是DSP 核频率的1/3，理论上，在1GHz 的器件上每个端口支持  5.333GB/秒的带宽；另一个TeraNet内部总线交换网络用 256  bit 总线连接每个端点，速度是DSP 核频率的1/2，理论上，在1GHz 的器件上每个端口支持16GB/秒的带宽。

                                                                                                                                             ——本文摘抄于EEworld

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