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[未解决] dsp端upp接收FPGA造的递增数最后八个字节全为0

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发表于 2019-12-6 10:47:56 | 显示全部楼层 |阅读模式
       我是用的TL138/1808/6748F-EVM-A2的核心板,
. N" N% G8 d: u: @3 A( h      FPGA 端是造的1-2048的递增数,每隔150ms发送一次,采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常8 P( J- B/ c+ l% ]4 r# Z
      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0,前面的数据正常;
" w0 u6 q$ L, S" |1 V4 |8 A      无论是改变单次FPGA发送的数据量大小,还是改变DMA窗口的大小,每次都是后八个字节全为0,不知道是那里的问题。
( t8 @$ ]$ ~' N; ~3 w      下图是窗口打印的接收到的数据/ M/ p, j4 x( y, {- G" ~% h: C
       请各位前辈指教
: ^* _5 F& A" m5 S9 y8 [% d. G) z& v, }

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