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FPGA与DSP通信问题。

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发表于 2015-4-15 15:06:31 | 显示全部楼层 |阅读模式
1、  我现在要实现的基本功能是:一组数据给FPGA端的双口RAM,然后DSP通过EMIF读出。不需要DSP再FPGA写入数据,如何更改贵公司的例程?我的更改是:DSP端注释掉写入FPGA部分,直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0,不是直接在双口RAM中初始化的数据。请问问题出在哪里了?还望版主大侠指导。

6 |( y& C6 P  X% I邮箱:604285180@qq.com
' y! t/ h& Q; @9 n) u' s% M

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发表于 2015-4-16 09:51:44 | 显示全部楼层
只需要把(下图中)向FPGA写数据的部分注释掉就行,其他地方都不需要修改。
( R2 o1 v1 n; n3 H/ `
; I) E0 q8 `, {% I+ e8 }

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发表于 2015-4-16 09:55:21 | 显示全部楼层
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
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 楼主| 发表于 2015-4-16 22:14:25 | 显示全部楼层
Lewis 发表于 2015-4-16 09:55* c* X9 _, ?% h
还要注意数据在FPGA存储的地址,跟dsp读的地址要对应
- M/ g+ W6 T  m
FPGA端RAM的地址是从0开始的,DSP端地址是0x6000 0000的地址去读,请问如何映射地址?
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发表于 2015-4-17 10:10:29 | 显示全部楼层

4 ^. {; E: V9 o5 z+ |) ^/ ^0 WEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址9 X% X2 b* u9 H+ w

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 楼主| 发表于 2015-4-20 17:17:38 | 显示全部楼层
本帖最后由 水瓶 于 2015-4-20 17:24 编辑 4 l; T  z8 k6 `0 |8 U. ^2 ?
Lewis 发表于 2015-4-17 10:10
' w# A) [$ x8 @9 _7 L1 iEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
. n- Z2 {% t& e% j& m& k) l* S- Z/ C, _/ I ...
  1. `timescale 1ns / 1ps8 J7 Z( l5 i* i! f2 N+ S" p9 B
  2. module emif_test1 g1 l$ K  m9 I/ o5 A
  3. (     
    " j: f- {: w9 {' w' @( F, G" y
  4.    input clk,2 d: v. ~6 \5 w
  5.         input    emifa_clk,    // 时钟                        
    4 g, t' t9 J6 g2 i2 A! v
  6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  (与异步器件片选信号相连,只在访问异步存储器时有效)      
    0 \, b9 F5 A* T' \8 t7 \$ t! i
  7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚          & j& W4 E, D9 g; t8 a6 I3 ^
  8.         input    emifa_we_n,     // 低电平有效写使能引脚      
    1 v$ g! c& Y$ Q  d" U9 r' h$ L
  9.         inout    emifa_wait0,    //等待输入引脚      9 \$ N4 c  v  ~$ a/ w5 T! }
  10.         inout    emifa_wait1,            
    1 X' k( I# z! B4 P
  11.         input    emifa_ba1,         // EMIF存储区域地址线 ,当与异步器件连接时,这些引脚与EM_A引脚共同形成穷到器件的地址。            
    . s' W& H! o3 S8 N6 o, [& h
  12.         input    [13:0]emifa_addr,  // EMIF 地址总线            ( R' T1 [% q( e$ Q2 c
  13.         output    [15:0]emifa_data   // EMIF 数据总线. R+ k" o* G% n1 I- c* I/ Y# U" R
  14. );  N& w$ r' |: \8 q9 H. V3 N! d
  15.         ; s" g7 y/ M. s# M' r8 i
  16. /****************EMIF Interface****************/        . c- @( Y; j- Z
  17. //信号声明4 f1 |+ L% k9 {4 P+ }% }
  18. wire emif_clk;2 N4 _2 X5 z1 a& w; h: B" c
  19. reg emifa_cs2_reg;      
    " R  Y$ a9 w+ [5 `  s, o: n
  20. reg emifa_rnw_reg;     
    3 C$ u5 w0 x' K. q' C1 C
  21. reg emifa_oe_n_reg;   
    ) c& R2 U# s  P! u" T" J
  22. reg emifa_we_n_reg;    5 ^, k; H$ Q: y
  23. reg emifa_wait0_reg;   " |2 o- h0 ?% z
  24. reg emifa_wait1_reg;  
    8 W4 _+ C- v9 R6 U+ v  H# P
  25. reg emifa_ba1_reg;       s  M; a5 H: {+ _* B1 K, |, Y
  26. reg [13:0] emifa_addr_reg;      2 B! x# |0 f& P: n9 u
  27. reg [15:0] emifa_data_reg; 8 V/ |5 _7 K$ H$ \" b1 r0 K
  28. ) Z. P' h2 [% C) \! K- F: m; w
  29. //元件例化
    - E/ c% U! e- g' l+ l
  30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));: l& K2 F- @* X! i1 \! R3 N
  31. //寄存器赋值# _% p) o# i/ F. A( t/ [5 q
  32. always@(posedge emif_clk)begin' o6 o* G0 a- L; s3 @
  33.                 emifa_cs2_reg       <= emifa_cs2;
    5 T* i8 z: q8 ?# [/ \
  34.                 emifa_oe_n_reg      <= emifa_oe_n;" N3 E2 w8 U0 Q/ s/ h0 B, G+ r
  35.                 emifa_we_n_reg      <= emifa_we_n;
    8 Z& u/ V$ D% y
  36.                 emifa_wait0_reg     <= emifa_wait0;
    0 I; Z5 L  ]5 U; c5 v
  37.                 emifa_wait1_reg     <= emifa_wait1;
    8 b+ m/ W, q" Q! g4 x% f
  38.                 emifa_ba1_reg       <= emifa_ba1;& ^  g; e8 G$ \6 g& P- O
  39.                 emifa_addr_reg      <= emifa_addr;
    2 H, r6 K4 W3 ]0 h
  40.                 emifa_data_reg      <= emifa_data;
    , D6 Q8 l7 b: {
  41. end
    6 D9 [6 T9 D* a

  42. 4 L% e. P) E5 E  O# s
  43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    6 ~! H! ]+ U" n+ Y7 [( d
  44. assign emifa_data = dpram_douta;
    0 N: @% N/ J: a$ S/ C, j

  45. 1 i9 w* O3 a' v
  46. /****************Dual Port RAM****************/3 }- h) }; |2 A' n: z' m/ E* ~$ h0 T
  47. //PORTA
    * ^: b6 E# Y+ g- M7 n
  48. reg  [14:0]dpram_addra;       / V/ e; x) P  @3 ]. I5 x: A6 N% j
  49. reg  dpram_wea;         ( {% h1 e* W7 K7 o
  50. reg  [15:0]dpram_dina;       $ a$ i$ I; u! D2 x
  51. wire [15:0]dpram_douta;           * x& r0 u4 K" L
  52. //PORTB% ]9 u6 Q& C1 j: T
  53. reg  [14:0]dpram_addrb;      
    5 c/ M9 o9 _: x2 q3 h2 |
  54. wire  dpram_web;
    4 V3 G" H6 Z6 E$ `6 ^# W: A2 g
  55. reg  [15:0]dpram_dinb;) ?) o& O, y' W  D+ t4 M- C
  56. wire [15:0]dpram_doutb;
    2 e% D4 v( F1 l2 `& ]' x) [
  57.    
    7 F# ~3 U& Z2 u$ ?1 \# R/ s1 \
  58. //元件例化7 p# x6 c* j6 a: Y1 [% M- x( `
  59. dpram dpram_unit(
    : `" n$ [0 R! u8 K. S$ t
  60.   .clka(emif_clk), // input clka
    : E! q$ s) @5 _
  61.   .wea(dpram_wea), // input [0 : 0] wea) Y1 i! n" v- Q( H
  62.   .addra(dpram_addra), // input [14 : 0] addra, ^0 @6 q7 P4 u* S0 l4 A
  63.   .dina(dpram_dina), // input [15 : 0] dina" @- O/ Z! U- D
  64.   .douta(dpram_douta), // output [15 : 0] douta) O: `5 k/ c6 m" q+ y
  65.         //clkb                  => sys_clk,/ F$ k0 S" x- A; q* A$ y4 ?& F
  66.   .clkb(clk), // input clkb1 O1 A- i* m  I4 y
  67.   .web(dpram_web), // input [0 : 0] web
    8 P/ ?  @7 z* ]( Q
  68.   .addrb(dpram_addrb), // input [14 : 0] addrb) ~2 ?# \) R  m: F5 [
  69.   .dinb(dpram_dinb), // input [15 : 0] dinb. ~% x  {( h- t  x
  70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    , W; D! R6 `6 |, t! X$ ]
  71. 9 T$ d7 A$ b# s4 I
  72. always@(emif_clk)begin
    ! X+ H+ ~2 y: p0 h. G: t
  73.                 dpram_wea             <= 0;
    ) w2 X/ e7 M9 `" M/ o9 T: w6 v
  74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};: q- y! i+ K& j# n7 M4 }& `
  75.                 dpram_dina            <= emifa_data_reg;
    5 K+ g! g9 |& A: M
  76. end/ }9 D( |' o9 I
  77. assign dpram_web = 1'b1;
    & e7 Q" j1 I# Y* T
  78. ; h' w1 F1 b3 s9 ~2 r4 D5 V2 P
  79. always@( clk )+ S- P2 w4 o3 ~, C
  80. begin
    3 \! X% m4 g: z8 U
  81.         dpram_addrb  <= 100;
    + _" a! g) R2 Z8 K0 I- j- H
  82.         dpram_dinb   <= 16'd2048;( P: P3 q: l9 V8 y! r6 L
  83. end! [; Q/ K* R& ?# r/ A

  84. : D* g$ L3 o+ F. m, k
  85. endmodule+ T1 V. Y% n- i# {
  86. , H. J0 j1 `2 }
复制代码
嗯,谢谢,这个懂了,但是读出来的数还是不正确,fpga端具体代码如上。, R. x/ G+ X8 \- D+ ]" a
这段代码相当于RAM的A口只用来读,并且dpram_wea一直置零,RAM的B口用来写入一个数据。4 _+ s+ X) F/ `6 p) }
代码下载进FPGA后,DSP端先注释掉向fpga写入数据的部分,直接读取,读取的结果都为0,包括  dpram_addrb  <= 100;这个地址下应该的2048.5 w6 C4 H- }' G. Y
然后把注释去掉,DSP端可以正常的写入数据并且正确的读出数据,但是我的FPGA端已经将  dpram_wea             <= 0;这里置零,是没法写入的,所以对于DSP端还能照常写入读出产生疑问。
5 n9 Z% [$ L+ _5 o  z3 N5 u) P" S
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 楼主| 发表于 2015-4-20 17:31:45 | 显示全部楼层
Lewis 发表于 2015-4-17 10:10. R' o. e  `2 ~
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
# J2 {7 p" d9 \( J  f; L8 R3 b ...
+ l) F$ ]* X9 v; L/ T' h7 D
我的硬件平台是:TL138F-EasyEVM(浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核)
) i% X  [/ y; A- J- M调试例程为:DSP端:EMIF_FPGA----EMIF总线FPGA读写测试0 g9 j! ]1 [; i, N: [9 {& L$ k
                    FPGA端:emif_test
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 楼主| 发表于 2015-4-21 19:19:07 | 显示全部楼层
Lewis 发表于 2015-4-17 10:10: M' [) U% ]2 D6 S# [) R
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
) E  s% S; A6 p% X- l5 ?+ Z ...

  J& ^/ v6 H/ q0 w还望版主指导,卡了好多天了,原理都弄明白了,就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据,还望发一份程序给我。谢谢了。
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发表于 2017-8-12 10:01:33 | 显示全部楼层
楼主你好,这里你弄出来了吗?
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