|
本帖最后由 tulipyyf 于 2015-8-11 10:15 编辑 5 R% p& h, t2 W) R5 Y# _7 I) M
) V& g8 o# p4 A' a2 _4 v内核文件不用后来证明不用旧的~~~6 @- {" e r N0 w( _8 G; e. R
实际上我就是在创龙的样板上进行了修改
4 ?2 P- y/ T8 K' H* \, V主要改动 1 移植到SYSBIOS中运行) J& X. H# R7 p. F+ V: y
2 因需要时刻储存,所以FPGA发送一次下降沿脉冲,DSP核心中断收到后,执行一次完整的UPP重载,只是重载时,需要把DDR存储接收地址更新,然后开始接收UPP数据: ]; G6 O% B7 `
3 重载之前,需要 CacheWBInvAll(); //更新cache
8 W+ m& B: }, s6 a4 e' A2 U6 Z
. K4 i; U4 m! r0 s- L* E3 t$ A3 R% r希望能帮助你 |
|